靜電放電ESD失效 

1 失效模式

電子元器件由靜電放電引發(fā)的失效可分為突發(fā)性失效和潛在性失效兩種模式。突發(fā)性失效是指元器件受到靜電放電損傷后，突然完全喪失其規(guī)定的功能，主要表現(xiàn)為開路、短路或參數(shù)嚴(yán)重漂移，具體模式如：雙極型器件的射一基間短路，場效應(yīng)器件的柵一源間或柵一漏間短路或開路，集成電路的金屬化互連或鍵合引線的熔斷，多晶硅電阻開路， MOS電容介質(zhì)擊穿短路等。潛在性失效是指靜電放電能量較低，僅在元器件內(nèi)部造成輕微損傷，放電后器件電參數(shù)仍然合格或略有變化，但器件的抗過電應(yīng)力能力已經(jīng)明顯削弱，或者使用壽命已明顯縮短，再受到工作應(yīng)力或經(jīng)過一段時間工作后將進(jìn)一步退化，直至造成徹底失效。

在使用環(huán)境中出現(xiàn)的靜電放電失效大多數(shù)為潛在失效。據(jù)統(tǒng)計，在由靜電放電造成的使用失效中，潛在性失效約占90％，而突發(fā)性失效僅占10％。而且，潛在性失效比突發(fā)性失效具有更大的危險性，這一方面是因為潛在失效難以檢測、而器件在制造和裝配過程中受到的潛在靜電損傷會影響它裝入整機(jī)后的使用壽命；另一方面，靜電損傷具有積累性，即使一次靜電放電未能使器件失效，多次靜電損傷累積起來必然使之完全失效。

2 失效機(jī)理
靜電放電失效機(jī)理可分為過電壓場致失效和過電流熱致失效。過電壓場致失效多發(fā)生于MOS器件，包括含有MOS電容或鉭電容的雙極型電路和混合電路；過電流熱致失效則多發(fā)生于雙極器件，包括輸入用pn結(jié)二極管保護(hù)的MOS電路、肖持基二極管以及含有雙極器件的混合電路。實際元器件發(fā)生哪種失效，取決于靜電放電回路的絕緣程度。如果放電回路阻抗較低，絕緣性差，元器件往往會因放電期間產(chǎn)生強(qiáng)電流脈沖導(dǎo)致高溫?fù)p傷，這屬于過電流損傷。如果放電回路阻抗較高，絕緣性好，則元器件會因接受了高電荷而產(chǎn)生高電壓，導(dǎo)致強(qiáng)電場損傷，這屬于過電壓損傷。

(1) 過電壓場致失效
過電壓場致失效是指高阻抗的靜電放電回路中，絕緣介質(zhì)兩端的電極因接受了高靜電放電電荷而呈現(xiàn)高電壓，有可能使電極之間的電場超過其介質(zhì)臨界擊穿電場，使電極之間的介質(zhì)發(fā)生擊穿失效。高靜電電荷和高電壓的來源既可以是靜電源直接接觸放電、也可以是由于場感應(yīng)而產(chǎn)生的。影響過壓失效的主要因素是累積的靜電電荷量和高電壓

對于MOS器件(包括MOS電容)和固體鉭電容，電極間介質(zhì)的電場超過其擊穿臨界電場(對于SiO2，臨界場強(qiáng)為(7-10)×106V／cm)時，介質(zhì)層就會發(fā)生擊穿而使MOS器件的柵一源或柵一漏之間或電容的電極之間短路。計算表明，當(dāng)人體電容為100pF、放電電阻為200Ω時，作為靜電放電源的人體的靜電勢，只要有1100V就可使62.5nm厚度的氧化層被破壞。氧化層越薄或者氧化層電場越強(qiáng)，則越容易出現(xiàn)這種失效，所以具有強(qiáng)氧化層電場的VMOS功率器件以及具有更薄的柵氧化層的VLSl MOS電路（柵氧厚度已達(dá)幾個nm），比常規(guī)M0S器件更容易受到過電壓損傷。無論是MOS器件或電容，當(dāng)介質(zhì)層有針孔或缺陷時，擊穿將首先在針孔或缺陷處發(fā)生。而對MOS器件來說，柵介質(zhì)擊穿常常發(fā)生在柵一漏或柵一漏交接處，因該處不僅電場集中，而且作為薄厚氧化層交接的臺階所在，應(yīng)力也集中，故介質(zhì)擊穿強(qiáng)度較低。

如果靜電放電能量不足以造成器件的長期性損壞，即擊穿后器件性能有可能恢復(fù)，但已引入潛在缺陷，繼續(xù)使用會經(jīng)常出現(xiàn)低電壓擊穿和漏電增加，不久即會出現(xiàn)致命失效。對于CMOS硅柵器件，靜電放電造成的潛在損傷會使n溝道器件出現(xiàn)柵一源管道漏電，使p溝道器件柵一源間呈現(xiàn)二極管特性，對電路的正常工作造成影響， CMOS硅柵器件的柵一源管道漏電，對于雙極型器件，過電壓場致?lián)p傷沒有MOS器件那樣顯著，靜電放電常常在pn結(jié)擴(kuò)散窗口邊緣處的表面附近形成電場，形成局部損傷使pn結(jié)反向電流增大。
在集成電路中，如果鍵合引線與芯片的電源線之間距離太近，或者相鄰鋁條之間的距離很近，則當(dāng)靜電導(dǎo)致它們之間的電壓超過空氣擊穿電壓時，就有可能發(fā)生氣體電弧放電，形成電火花，導(dǎo)致鋁條或金屬引線的熔化、結(jié)球或流動。在具有高密度和細(xì)間距金屬化互連的超大規(guī)模集成電路、具有梳狀電極的超高頻晶體管以及具有小間距薄層電極的聲表面波器件中，容易發(fā)生這種失效。

（2）過電流熱致失效
過電流熱致失效是由于較低阻抗的放電回路中，由于靜電放電電流過大使局部區(qū)域溫升超過材料的熔點，導(dǎo)致材料發(fā)生局部熔融使元器件失效。影響過流失效的主要因素是功率密度。
靜電放電形成的是短時大電流，放電脈沖的時間常數(shù)遠(yuǎn)小于器件散熱的時間常數(shù)。因此，當(dāng)靜電放電電流通過面積很小的pn結(jié)或肖特基結(jié)時，將產(chǎn)生很大的瞬間功率密度，形成局部過熱，有可能使局部結(jié)溫達(dá)到甚至超過材料的本征溫度(如硅的熔點1415℃)，使結(jié)區(qū)局部或多處熔化導(dǎo)致pn結(jié)短路，器件徹底失效。這種失效的發(fā)生與否，主要取決于器件內(nèi)部區(qū)域的功率密度，功率密度越小，說明器件越不易受到損傷。而器件內(nèi)部的功率密度大小除與器件自身的材料有關(guān)外，還與靜電放電的電流幅度、脈沖寬度和作用的面積密切相關(guān)。在總能量（總靜電電荷）不變的情況下，使pn結(jié)熔化所需的功率密度可由下式表示:
(1.4)
式中，P為功率，A為結(jié)面積，κ、ρ和Cp分別為半導(dǎo)體的熱導(dǎo)率、密度和比熱，Tm和Ti分別為破壞溫度和初始溫度(一般為室溫)，t為施加功率的持續(xù)時間即放電脈沖的寬度。對于硅而言，ρ＝2.33g／cmJ，Cp＝0.755J／8·K，κ＝0．306W／cm：．K，Tm＝1688K。由實際測量得到的和由式(1.4)畫出的硅器件功率密度與脈沖寬度的曲線如圖1.9所示。

回路中靜電放電的時間是由回路中的電阻和電容決定的,有τ=RC。因此，增加放電回路的串聯(lián)電阻和電容是減小ESD損傷的有效途徑。如硅功率器件，由于輸入端有大電容組成的阻抗匹配網(wǎng)絡(luò)，其抗ESD水平就比較強(qiáng)。
放電回路高阻區(qū)（如pn結(jié)）的橫截面積為A，增加放電回路高阻區(qū)的橫截面積也是減小ESD損傷的重要途徑。
圖1.9 導(dǎo)致硅器件靜電放電熱破壞的功率密度與脈沖寬度關(guān)系曲線
―――與－．－均為理論擬合曲線，后者的結(jié)面積是前者的十分之
反偏pn結(jié)比正偏pn結(jié)更容易發(fā)生熱致失效，在反偏條件下使結(jié)損壞所需要的能量只有正偏條件下的十分之一左右。這是因為反偏時，大部分功率消耗在結(jié)區(qū)中心，而正偏時，則多消耗在結(jié)區(qū)外的體電阻上。對于雙極器件，通常發(fā)射結(jié)的面積比其它結(jié)的面積都小，而且結(jié)面也比其它結(jié)更靠近表面，所以常常觀察到的是發(fā)射結(jié)的退化。此外，擊穿電壓高于100V或漏電流小于1nA的pn結(jié)(如JFET的柵結(jié))，比類似尺寸的常規(guī)pn結(jié)對靜電放電更加敏感。
對于靜電放電熱致失效，環(huán)境溫度越高，發(fā)生失效所需的靜電能量越低，越容易發(fā)生此類失效。表1.8給出了不同工藝制造的MOS電路在25℃和l25℃下的靜電放電失效電壓值。

不同溫度下M0S器件靜電放電失效電壓值
除了對pn結(jié)造成熱破壞之外，靜電放電的大電流脈沖功率還可能造成其它破壞。它有可能使金屬互連線或鍵合線熔化而開路，這常常出現(xiàn)在金屬條截面積小的地方，如鋁條橫跨氧化層臺階處，因這種地方電流密度大而且結(jié)構(gòu)薄弱，容易形成過熱點。對于淺pn結(jié)和肖特基結(jié)，靜電放電形成的焦耳熱可導(dǎo)致區(qū)域溫度超過鋁一硅共熔點溫度，使金屬化滲入硅內(nèi)部，穿透pn結(jié)使器件失效。在集成電路中，靜電形成的脈沖電流還有可能使寄生的器件導(dǎo)通，產(chǎn)生各種不希望的效應(yīng)，如CMOS電路的閂鎖效應(yīng)和功率晶體管的二次擊穿效應(yīng)等。

需要強(qiáng)調(diào)的是，無論是過壓失效還是過流失效，都必須考慮時間效應(yīng)。靜電脈沖雖然電壓很高，但相對其它EOS應(yīng)力而言其能量較低，放電脈沖時間很短。這也是器件的ESD失效閾值電壓遠(yuǎn)高于其額定工作電壓的原因。